- 3兆赫- 40 MHz的时钟嵌入式和直流平衡24:1和1:24数据传输
- 能够驱动屏蔽双绞线电缆
- 并行数据的用户选择的时钟边缘发射器和接收器两
- 内部直流平衡编码/解码 - 支持交流耦合，无需外部接口编码要求
- 个人掉电控制两个发射器和接收器
- 嵌入式时钟的CDR（时钟和数据恢复）的接收机和没有外部参考时钟源需要
- 所有代码的RDL（随机数据锁），以支持实时热插拔应用
- 锁输出标志，以确保在接收端数据的完整性
- 平衡t 设置 /吨RCLK和RDATA 倾与接收端上
- 专利商标局（逐步开启）LVCMOS输出以降低EMI并尽量减少SSO的影响
- 所有LVCMOS输入和控制引脚有内部下拉
- 为PLL的片上滤波器发射器和接收器
- 集成在接收器输入端接100Ω
- 接收器输出为4 mA驱动
- 48引脚TQFP和48引脚LLP封装
- 纯CMOS .35微米制程
- 3.3V的电源电压范围± 10％
- 温度范围-40 ° C至+85 ° C
- 8千伏HBM的ESD容差
说明
转换的DS99R103/DS99R104芯片组的24位并行总线成为一个完全透明的数据/控制嵌入式时钟的LVDS串行数据流的信息。 这种单一的串行数据流简化通过消除传输数据和时钟之间的平行路径的偏差问题比PCB走线和电缆的24位总线。 它节省了系统成本，缩小数据路径，从而减少PCB层数，电缆宽度和连接器的尺寸和引脚。
集成的LVDS的DS99R103/DS99R104对高速信号的I / O LVDS的低功耗提供了可靠的传输通过串行数据传输路径，低噪音的环境。 通过优化的工作频率范围内的边缘速率串行输出电磁干扰是进一步降低。
此外，该器件采用预加重，增加使用有损电缆较长距离的信号。 内部直流平衡编码/解码用于支持交流耦合互连。
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